随着集成电路设计的进步、制造技术的发展和软件开发手段的日益成熟,数字信号处理器在通信、多媒体、信息家电等领域得到了极为广泛的应用。然而,应用的飞速发展也带来了计算复杂度的提高,对数字信号处理器的性能带来了挑战。本文旨在设计高性能的算术逻辑单元,以满足应用对数字信号处理器处理能力的更高要求。本文首先完成了对当代数字信号处理器的各种电路结构的研究,并重点分析了单指令多数据流(SIMD)结构。基于该结构本文主要完成了以下工作:(1)从传统算术逻辑模块的架构出发,通过研究算术运算和逻辑运算的异同,提出了一种基于真值表的多功能逻辑单元实现方法。同时提出了一种与SIMD指令集的特点相适应的基于进位选择加法器的亚字并行进位链电路。综合以上两部分设计,本文完成了一款32位定点高性能数字信号处理器的算术逻辑单元,并对其进行了相关指令集的功能验证。为了进一步进行性能优化,本文还使用超前进位链(Carry Look-ahead Chain)对该算术逻辑单元进行优化,优化后的时序达到了运行在500MHz时钟频率下的效果,面积和功耗也较优化前有所改善。之后探讨了基于定制单元的电路设计方法,并对设计的物理实现效果进行了研究。(2)研究了基于ROM逻辑电路结构和特性,同时参照基于ROM逻辑电路的设计方法,本文对全加器单元模块进行了网表级的设计,然后对ROM模块进行了化简,探索出一种对ROM块进行化简和衡量复杂度的方法。根据该方法,文中对2位和4位的进位选择加法器(CSA)单元进行了基于ROM模块的网表级设计,并指出了ROM优化的方向。实验结果表明该设计与RTL综合设计方法的结果相比,尤其是对较复杂设计,在面积和功耗上具有明显优势。