时序分析和时序仿真是现场可编程阵列支持软件系统中不可缺少的部分，它能在布局布线的基础上对电路功能的正确性和电路时序的规范性进行验证，其结果可直接反映布局出布线后的电路是否符合设计规范。本文首先介绍了FPGA相关理论知识及其支持软件的开发流程，重点对基于查找表结构的FPGA芯片进行了阐述。然后针对此结构的FPGA，设计并实现了一种时序分析和时序仿真方案。时序分析阶段，从FPGA芯片结构和电路的布线信息中抽象出时序图，并根据时序图计算电路可达节点之间的延时和关键路径延时。时序仿真阶段，设计并实现了一个T_Simulator时序仿真器。T_Simulator可通过解析多个文件获得布局布线之后电路中各节点的连接信息、延时信息及逻辑信息，并由电路输入值计算出电路输出值，保存到一个波形文件中。最后通过波形显示工具查看仿真波形，从而实现对电路时序信息和逻辑功能的验证。时序分析和时序仿真的实验结果表明，程序执行效果良好，并能保证逻辑的正确性和一定的稳定性。