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4G通信已经发展成熟，但其传输速率存在瓶颈，始终难以超过75Mbps。国际标准制定组织和主流运营商已将产业发展重心聚焦到5G通信，因其理论传输速度峰值可达数十Gbps，比4G通信的传输速度快数百倍。因此，5G通信要求模数转换器(ADC)和数模转换器(DAC)都具有更严格的指标:必须同时满足高采样速率和高分辨率。这也导致高速高采样率ADC/DAC的输出数据量与相对低速数字信号处理器的处理能力之间的矛盾被激化，所以必须研发高性能、低功耗的数字下变频器(DDC)和数字上变频器(DUC)解决该矛盾。同时，得益于先进的微电子工艺和数模混合电路设计技术的发展，数字变频器有集成在ADC/DAC芯片内的发展趋势。 本文首先介绍了模数、模数转换器及数字变频器的国内外研究现状，然后深入讨论了数字信号处理理论和时域交织结构ADC/DAC的原理，通过调研现有的数字上/下变频实现方案的优缺点及适用范围，提出了一种适合ASIC实现的可编程数字上/下变频器设计方法。DDC嵌入于时域交织结构的4GS/s-12bit ADC中，能够处理采样率频率为4GHz的输入信号，并提供抽取因子为4-32的降采样功能。DUC嵌入于8GS/s-14bit DAC中，能够处理采样频率为0.5-4GHz的输入信号，并提供插值因子为2-16的升采样功能。设计的DDC和DUC均由一个基于CORDIC算法实现的数控振荡器(NCO)和一个全半带滤波器(HB-FIR)级联结构的抽取/插值滤波器组组成。通过优化半带滤波器系数和各级数据精度，对结构进行优化改进，并采用CSD编码实现常系数乘法器，有效减少硬件开销。 最后，基于40nm CMOS工艺，完成两款数字变频器的前、后端实现，并进行流片。版图后仿真结果显示，数字下变频器的最大工作时钟频率为500MHz，抽取因子为4模式下，最大无衰减通带带宽可达420MHz，版图面积1900*760um2，工作电压0.9v，功耗为90.25mW。数字上变频器的最大工作时钟频率为500MHz，插值因子为2模式下，最大无衰减通带带宽可达1848MHz，版图面积1550*650um2，工作电压0.9v，功耗为180.69mW。该设计方法为解决5G通信时代超高速高精度ADC(DAC)与后级低速DSP处理器之间的矛盾提供了一种可供选择的方案。