对于射频集成电路芯片而言,保证其高性能的一项关键就是本振(LO)信号的纯净。现在,越来越多射频系统模块通过SoC设计被集成到了一块芯片上,这也就给LO信号的设计提出了很大的挑战。LO信号既需要提供大频段以保证覆盖各种通信协议所要求的频率范围,又要有相当的抗干扰能力。一种实用可靠的解决办法就是频段的搬移和复用,其具体的实现方式就是在电路中加入可变分频比的LO分频器。通过改变分频比,压控振荡器(VCO)的频段得到了复用,由此只需要一个较小的VCO范围就可以满足实际需要覆盖的频段,而无需在电路中加入多个VCO或分频器;通过对VCO产生的LO信号进行一个小数的偏置,LO信号不会受到同一块芯片上功率放大器输出大信号及其谐波的影响,由此防止了因电路集成所带来的可预测的内部信号干扰。本论文在比较总结了各种现有的多模LO小数分频器结构后,对分频结构进行了优化和创新,采用带重置信号同步器的以环形计数器为基础的降采样器结构实现了分频部分电路,使其能够工作在更高的输入频率上;同时,在电路设计中,对其中诸多模块针对电路匹配进行了优化,此部分电路经过后仿验证,在输入频率为9GHz仍然能正常工作。已在TSMC 65nm下进行了流片。同时,由于实际电路中不可避免的非理想性,还需要对分频器进行校准,本论文在对电路非理想性对输出信号性能的影响进行建模后,选择采用在时域上进行信号处理的数字校准方案修复信号性能。对数字校准方案中的检测模块——时间数字转换器(TDC)进行了研究,并根据前期制定的指标要求确定了TDC结构和时间间隔测量方案和逻辑,并通过仿真进行了验证;关于数字校准算法,通过改进加强了算法的相关性,使之获得了超过68%的收敛速度提升。最后,由于分频器结构特有的占空比随分频比变化,简单介绍了设计中所加入的占空比纠正模块(DCC)。输出信号占空比被纠正为50%,误差在0.42%以内。