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随着无线系统变得多样化,对低成本的频率合成器的需求越来越大,而随时随地对信息和娱乐获得的渴望更是增加了对更高数据速率的要求。随着CMOS工艺尺寸的减小与集成度的提高,它已经大有取代Ⅲ-Ⅴ族化合物与SiGe的趋势而成为单片集成电路的很好选择。由于高的分频数,用CMOS工艺来实现整数型频率合成器既满足低噪声要求又满足快速锁定要求是非常具有挑战性的。锁相环路频率合成器是收发机中的重要模块,存在于大多数的无线通信系统中,其最广泛的应用是在发射机中进行上变频和接收机中进行下变频。本人从事的主要工作是K波段锁相环路频率合成器的研究和设计。本论文首先简要介绍了锁相环路频率合成器的应用与国内外的研究现状,接着给出其重要的性能评价指标,然后通过对环路瞬时响应以及环路中各个模块的噪声到输出的传输函数的分析计算,确定了环路带宽与各个模块的噪声传输特性,进而确定了环路滤波器的参数。使用TSMC 0.18μm RF CMOS工艺,完成了20G~22GHz的锁相环频率合成器的设计。通过采用电容阵列粗调谐,可变电容精细调谐以及相位噪声优化方案,实现了压控振荡器(VCO)的原理图与版图设计,仿真得到VCO的频率范围是20G~22GHz,调谐增益小于300MHz/V,在1MHz频偏处的相位噪声要小于-110dBc/Hz;通过对传统电荷泵(CP)加以改进,实现了0.5~1.4V调谐电压范围内充放电电流的匹配性;通过在鉴频鉴相器(PFD)的复位路径中调整延时,达到了相位噪声与杂散之间的折中;通过对传统电流模逻辑分频器(CML)结构加以改进,将采样支路与锁存支路的电流比例进行合理分配,提高了其工作带宽,并完成了三级级联CML分频器的版图设计,实现了8分频;通过将4/5双模值分频器与P、S计数器的结合完成了模值从50~55连续可调的数字分频器,实现了环路400MHz的信道宽度。最后系统级仿真结果显示:环路的锁定时间小于15μs,相位噪声在1MHz频偏处要小于-105dBc/Hz,基本满足本项目的指标要求。