频率综合器是射频系统中的关键模块。如今,全数字频率综合器(ADPLL)已经逐渐成为一种新的选择,吸引了越来越多的相关研究。相比于传统的模拟频率综合器,在全数字频率综合器中,低电源电压及元器件失配等设计问题能够得到避免并且芯片面积能够做到更小,更为重要的是,全数字频率综合器更适合先进CMOS工艺。作为全数字频率综合器中的重要模块,数字控制LC振荡器的设计同样受到了越来越多的关注。本文介绍了一种用于数字频率综合器的数字控制LC振荡器。经过分频之后,其输出频段可应用于高速无线局域网802.11a。基于系统设计的考虑,本次设计中LC振荡器的相位噪声和频率精度是两项关键指标。为了抑制振荡器的输出相位噪声,采用了互补交叉耦合的LC振荡器结构,并且使用了电容电感的滤波技术；提高振荡器的频率精度能够有效抑制频率综合器系统的高频噪声,为实现40KHz的频率精度,使用了N-MOS和P-MOS对管作为最小可变电容。本文采用TSMC65nm CMOS工艺设计了用于全数字频率综合器、频率覆盖范围8.95GHz-11.02GHz的数字控制LC振荡器。为了减小相位噪声,本次设计采用了带有尾电感的互补型LC振荡器结构；振荡器的可编程电容阵列被分成3组,以此来配合数字频率综合器的3个频率锁定过程。在电源电压为1V的情况下,振荡器的功耗为3.53mW。测试结果显示,该数字控制LC振荡器实现了40KHz的频率精度,当输出频率为9.38GHz时,在1MHz频偏处,相位噪声为-111.02dBc/Hz。