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低密度奇偶校验(Low-Density Parity-Check,LDPC)码作为一种重要的线性分组码,具有逼近香农极限的纠错性能,已经被广泛地应用于卫星通信及深空通信等领域,并被WLAN、WiMAX以及DVB-S2等多个工业标准所采用。因此,对LDPC应用领域以及高效译码器设计进行研究具有现实意义。本文研究内容主要包括三个方面:(1)基于LDPC的信息冗余设计。随着数字电路可靠性的降低,提升数字电路容错能力变得尤为必要,而传统的硬件冗余会带来面积和功耗巨大开销。本文采用LDPC来实现信息冗余设计,并在??(7)0.0001,0.1(8)范围内对硬件冗余和信息冗余容错结构进行仿真和性能分析,结果表明:当?(27)0.05时,信息冗余比硬件冗余误码率(Bit Error Rate,BER)低,反之,硬件冗余的BER低于信息冗余。进一步对信息冗余设计中的译码器在Xilinx FPGA平台上实现并给出资源消耗情况。(2)为提高译码器设计效率,本文针对归一化最小和(Normalized Min-Sum,NMS)译码算法研究了校验节点功能单元(Check Node Function Unit,CNFU)自动生成平台。该平台通过控制输入参数自动生成对应CNFU的Verilog文件。为了使该平台生成的CNFU具有较好的性能,分别从校正因子、量化精度、树形结构(Tree Structure,TS)电路等多个方面进行优化。该平台可以适用于不同标准的LDPC码,对提高译码器的设计效率具有实用价值。(3)文章最后针对WiMAX标准研究高效LDPC译码器的设计与实现,分别从分层译码结构、存储器形式以及流水线设计等多方面考虑优化。通过在Xilinx公司XC7A100T的FPGA平台进行验证,本文所研究的高效LDPC译码器在迭代10次时可以获得240Mbps吞吐率且译码性能较浮点数仅损失0.1dB~0.2dB。本文的研究内容验证了基于LDPC的信息冗余容错设计和高效LDPC译码器设计具有工程应用价值。