全数字解调器是当前通信领域的热点。本实验室已经在这一领域进行了一定的研究,并针对中频720MHz采样的高速信号设计了一套并行结构的数字解调系统,但由于并行结构本身的制约,该系统对低速率数据的处理上不尽如人意,因此需要提出新的方案来解决低码率信号解调问题。鉴于并行结构本身的优越性及在高速数据处理上的优异表现,实验室希望在不改变原板卡结构的前提下解决低码率数据解调问题,这使得我们只能在FPGA内部逻辑上下功夫。针对这种情况,首先要解决的关键问题就是,如何把高速ADC芯片上采集下来的相对每码元过高的采样点数降低下来,在FPGA工作频率范围内采用串行结构,避开并行结构的不足。本设计方案中的解调系统由降采样、载波同步和码元同步三个功能单元组成。其中降采样功能的实现被分为两部分,第一部分由ADC前的模拟滤波器、串并转换模块及抽取器组成,实现对中频采样数据的初步抽取;第二部分采用了近年流行的CIC滤波器,并用ISOP滤波器对CIC滤波器的通带陡降过快的缺陷进行了补偿。解调采用串行结构,,载波同步和码元同步采用两个相互独立的锁相环实现,先载波同步后码元同步,鉴相算法方面载波同步采用经典的COSTAS算法,码元同步则采用Gardener算法。MATLAB仿真验证了上述各部分功能。最后用VHDL语言实现FPGA内部各解调模块,其中降采样包括积分器、梳状滤波器、抽取器,载波同步环路包括混频、时域滤波、鉴相、环路滤波器及NCO,码元同步环路包括插值、同步误差提取、环路滤波器和NCO,各模块以三大功能单元为单位联合进行仿真,验证了各模块以及单元功能。最后对整个解调模块进行综合、布线,并对整个系统的性能进行测试。整体性能测试正在进行中。