本设计基于某单脉冲雷达项目,在已有硬件基础上,通过FPGA设计实现对雷达工作状态的时序控制:切换雷达工作周期、协调伺服设备与雷达信号处理器同步工作、实现控制板与PC的通信。本文首先介绍了雷达信号处理板和伺服控制板的硬件组成结构以及雷达工作状态切换的流程。在此基础上,提出雷达时序控制的技术要求以及解决方案。采用伺服控制板上的xcv1000型号FPGA芯片实现对雷达的时序控制,主要包含三部分:雷达状态控制模块、基于DDS技术的伺服控制信号产生模块、CAN总线通信模块。其中状态控制模块负责实现雷达七个工作周期的切换,在不同周期内执行不同的算法程序,同时完成各模块间的数据和控制信号的交换。伺服控制信号产生模块核心为基于DDS技术的任意信号发生器,为伺服提供各种形式的控制信号和同步脉冲信号。本设计通过CAN总线方式实现控制板和PC间的通讯,雷达作为CAN总线上的一个节点,通过CAN总线控制器SJA1000、CAN总线收发器PCA82C250连接到CAN总线上。CAN总线通信模块主要包括对SJA1000的初始化、发送程序和接收程序的设计。本设计通过VerilogHDL语言+IP核+原理图的混合设计方法设计实现以上三个模块,并通过布局布线后仿真,可以下载到芯片内运行。最后本文用Visual C++编程实现了雷达的控制流程演示界面,采用USB-CAN转换模块K-7120,实现了PC与雷达伺服控制板之间的通信。