【摘 要】
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处理器可以并发处理的访存缺失数被称为访存并发度,这是评估Cache性能的一个重要参数。但业界在评估访存并发度时,通常需要对每个指令窗口的访存依赖关系进行分析,这使得建模过程的时间开销很大。同时,当前的研究中也缺乏对多核以及多层级Cache架构下的访存并发度的解析建模。另一方面,虽然预取机制可以有效地减少Cache缺失,但业界在对Cache缺失的解析建模中,往往忽略了这一机制的影响。本文主要对Cac
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处理器可以并发处理的访存缺失数被称为访存并发度,这是评估Cache性能的一个重要参数。但业界在评估访存并发度时,通常需要对每个指令窗口的访存依赖关系进行分析,这使得建模过程的时间开销很大。同时,当前的研究中也缺乏对多核以及多层级Cache架构下的访存并发度的解析建模。另一方面,虽然预取机制可以有效地减少Cache缺失,但业界在对Cache缺失的解析建模中,往往忽略了这一机制的影响。本文主要对Cache访存并发度以及预取对访存缺失数的影响进行解析建模研究,并对其中的关键硬件模块,MSHR的设计参数进行优化探索。本文的主要工作包括以下三个部分:（1）Cache访存并发度的解析建模,针对单核单层级架构,提出了估计访存关键路径的概率模型,有效地减少单核单层级Cache架构下的建模时间开销;针对多核多层级架构,考虑访存并发度存在的必要条件,提出了多核多层级场景下的访存并发度解析模型,相比前期的神经网络模型大幅度地减小了建模时间开销的同时,提供了更多关于硬件的洞见;（2）考虑基于步长预取机制对访存缺失数的正反两方面的影响,将预取机制对访存缺失数的影响纳入建模,更准确地对访存缺失数进行评估;本文采用了SPEC 2006基准测试集对模型的精度和时间开销进行验证。与Gem5全仿真结果相比,单核单层级架构下的访存并发度平均误差约为8%,与以往的模型精度接近,但评估速度提升了近一倍。在双核和四核架构下的访存并发度平均误差分别约为10.3%和11.5%。在考虑预取机制的情况下,单核单层级架构下的Cache缺失率平均绝对误差为0.875%,该误差值是前期的49.7%,其中在LRU替换策略下采用K Ji的模型作为对比,在Random替换策略下采用Stat Cache模型作为对比;双核架构下的Cache缺失率平均绝对误差为6.65%,该误差值是Stat CC模型的58.1%;四核架构下的Cache缺失率平均绝对误差为8.89%,该误差值是StatCC模型的61.2%。
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