随着集成电路技术的迅速发展,芯片的集成度越来越高,怎样对电路进行有效测试就显得越来越重要。本文首先介绍了电路测试的相关知识和可测性设计中的内建自测试的原理、架构和测试方法分类等等,在阐明了内建自测试使用低功耗架构的必要性及功耗消耗的模式后,研究了内建自测试的低功耗设计,采用测试时降低平均异动次数的方法达到降低功耗的目的,证明了所产生的测试向量不会有重复的测试向量产生,而且其测试向量的随机特性跟原始的架构相差无几。因此,在相同的测试长度下,其错误覆盖率是相当接近的,而且又达到了降低平均异动次数的目标。而对于减少测试长度所使用的方法,则是利用了输入相容性的特点,把可相容的输入进行分享,从而缩减输入的宽度,最后达到了缩短测试长度的目标。其次,本文论述了内建自测试技术应用于数模混合电路的相关知识,重点分析了几种已经提出的用于测试数模转换器的BIST架构各自的优缺点,并提出了用于测试数模转换器的BIST结构的优化设计。利用所提出的测试架构测试并计算了DAC的四个静态参数:偏移误差、增益误差、差分非线性误差和积分非线性误差,使其测试的精度在0.20LSB以下。测试时不需要很多精确的参考电压,并考虑了匹配问题,INL误差测试的精度由测试时间来决定,测试时间越长,测试结果就越精确。最后,在已有的测试DAC的BIST电路基础上,增加了校准电路来修正由于模拟的缺陷而导致的对电路的时序测量的不精确。仿真采用的工艺条件是SMIC的0.35um 1P5M的工艺,仿真结果证明,这个BIST测试架构增加了测试精度,缩短了测试时间,从而充分体现了内建自测试在数模混合电路测试方面所具有的优越性。