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碳化硅(Silicon Carbide, SiC)基纵向双扩散金属氧化物半导体晶体管(VDMOS)具有高阻断电压和工作频率及低导通电阻和开关损耗等优点,已被应用于各类功率转换系统。非钳位感性负载下的开关过程(Unclamped Inductive Switching, UIS)是VDMOS在系统应用中经常承受的极端电应力情况,长期UIS应力极易造成器件电学参数发生严重退化,这已成为影响器件使用寿命的重要因素。因此,迫切需要对SiC基VDMOS器件UIS应力下的退化机理和寿命模型展开深入研究。本文基于T-CAD仿真平台和I/V测试系统,并借助电荷泵(Charge Pumping, CP)和电容-电压特性(C-V)等退化表征方法,首先研究了SiC基VDMOS器件在重复UIS应力下电学参数的退化机理,研究结果表明,热空穴注入JFET区上方的栅氧化层导致应力过程中器件的阈值电压下降、反向漏电流增加,同时还造成了导通电阻在应力初期降低,但随着应力时间的增加,在金属疲劳和外延层堆叠层错的影响下导通电阻最终增加；然后,详细分析了不同UIS应力条件(包括器件结温、UIS峰值电流以及外围电路参数等)对器件电学参数退化的影响,进而提出了多阶栅氧结构、带P-well结构及带P-top结构的三种高UIS应力可靠性SiC基VDMOS器件；最后,基于上述退化研究结果,建立了器件阈值电压和导通电阻在UIS应力下的寿命预测模型。验证结果显示,本文所建立的SiC基VDMOS器件在UIS应力下的寿命模型能够较准确地预测阈值电压和导通电阻的退化趋势,且模型误差小于10%。本文揭示的UIS应力退化机理和相关寿命模型可为研制高可靠性SiC基VDMOS器件提供理论基础。