针对当前ASIC芯片设计开发周期长、流片次数多、研发费用高的问题,可配置处理器技术应运而生。本项目组通过对音视频算法的分析,设计了指令集架构和DSP微结构,并成功完成了该可配置处理器S-ASIC DSP的流片及测试。　　 本文重点分析了音频算法,完成了可重构FFT协处理器的设计。MPEG-2/4AAC标准的解码算法中,滤波器组的运算复杂度占总复杂度的50％左右。本文设计的可重构FFT协处理器用于加速滤波器组的最重要模块MDCT/IMDCT的运算。可重构FFT协处理器与其它运算通道一起并行工作,从而将DSP从MDCT/IMDCT的高复杂度运算操作中解放出来,专注于其它算法的计算,有效提升了DSP的数据吞吐率。　　 论文研究了各种FFT算法,对各种算法的运算复杂度进行对比研究,提出了可重构基2r-2r-24FFT算法,该算法具有低运算复杂度和点数配置灵活性高的特点;研究了各种FFT实现结构,在运算速度、硬件需求等方面进行详细分析后,结合系统需求,设计了一种针对可重构FFT算法的流水线型单径延时反馈(SDF)结构,该架构有吞吐率高及适合硬件剪裁的特点,满足算法加速要求。论文接下来采用Matlab对可重构FFT处理器进行建模,进行定点运算仿真分析,在确保信噪比的前提下,对关键模块进行低功耗设计。最后对该可重构FFT协处理器IP进行后端设计及版图后仿真,结果表明在运算速度和功耗方面要优于同类芯片。　　 S-ASIC DSP芯片于2008年11月完成流片,采用SMIC0.18μm1P6M工艺。芯片大小为77万门,面积为25mm2。最大功耗为232mW/100MHz。芯片已经成功通过测试。