使用纠错编码技术提高信息传输的可靠性是当前计算机和通信领域研究的热点。目前,最经典的纠错编码是接近香农(Shannon)限的Turbo码和低密度奇偶校验(Low-Density Parity-Check,LDPC)码,而本文研究的重复累积码(Repeat Accumulate,RA)码既是一种类Turbo码,又是一种LDPC码,同时具有Turbo码和LDPC码线性时间编译码的优点,具有一定的实际应用价值。论文的最终目的是实现基于改进型交织器的RA码编译码器的FPGA设计。首先,介绍了RA码的定义、国内外发展现状及RA码的表示方法。其次,论文中分析了RA码的编码原理和译码算法。RA码编码时,采用了Turbo码的编码结构,其中交织器的好坏直接影响系统性能的优劣。针对交织器的设计,本文介绍了分组交织器和随机交织器的原理,经过改进、优化之后得到奇偶分组交织器。奇偶分组交织器克服了分组交织器去相关性不彻底的缺陷,避免了随机交织器产生随机数大的问题。RA码译码部分分析了RA码在高斯白噪声信道下置信传播(Belief-Propagation,BP)译码算法的消息更新规则以及在此基础上简化而来的的对数似然比(Log-Likelihood Ratio,LLR)译码算法、最小和(Min Sum,MS)译码算法。在Matlab仿真环境下,基于不同译码算法、不同交织算法、不同迭代次数及不同归一化因子等进行译码性能分析,确定了硬件实现参数。最后,选择Altera公司的DE2-70开发板作为硬件开发平台,使用Verilog语言编写编译码器的功能代码,完成RA码编译码器的FPGA设计。RA码编码器的FPGA设计主要包括重复器模块、交织器模块、组合器模块和累加器模块。而译码器的FPGA设计则根据MS译码算法采用部分并行结构实现,即变量节点和校验节点的消息更新均采用块间并行、块内串行的方式进行。该方案有效地降低了译码电路复杂度。