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随着信息技术的发展,为了满足高速信息处理和复杂智能控制的要求,以微处理器为控制核心的电路系统应用日益广泛。微处理器体系结构方面的研究和设计,可以推动我国集成电路的发展,满足信息产业发展的要求。 本论文的研究内容是深圳艾科创新微电子有限公司承担的国家高技术研究发展计划(863计划)项目的一部分。VEGA处理器由定点执行单元、储存子系统(MMU、I-Cache和D-Cache)、寄存器堆、流水线控制单元和总线接口单元BIU五部分组成,采用五级流水线执行指令。本论文完成流水线控制单元的设计与实现、VEGA处理器的系统测试与仿真及FPGA验证。其中,重点是流水线控制尤其是异常处理子系统的设计与实现。 本论文的研究工作包括: 1.系统地开展了有关64位RISC处理器中流水线控制部分的研究和设计。按照功能将流水线控制部分划分了不同模块,然后按照自顶向下的思想进行了该部分的设计与实现。所设计的流水线控制部分主要包括Forwarding单元、HDU单元、异常处理子系统等,这其中重点是异常处理子系统的设计与实现。 2.系统控制协处理器CP0中的Exception操作。CP0堆中的寄存器主要支持虚拟存储管理、运行模式转换及异常处理功能。本论文中,我们主要讨论在发生流水线异常时,CP0的操作,包括保存现场、Kernel模式转换、软件程序加载等一系列动作。 3.异常处理子系统及VEGA系统的功能仿真。对VEGA异常处理子系统在模块级、子系统级和芯片级三个层次上分别进行功能仿真。 4.VEGA处理器的FPGA验证。测试大量应用程序如WORD、MP3等,最终通过WinCE3.0和Linux操作系统的测试。 通过本论文的研究,为我国设计研制具有自主知识产权的嵌入式微处理器积累了经验。