伴随着数字信号处理技术的高速发展,模数转换器的转换精度和速度需求在不断提高,高速高精度模数转换器成为了人们的研究热点。由于时钟抖动产生的孔径效应将直接影响模数转换器的精度和速度,时钟发生器电路设计对于模数转换器系统设计意义重大。根据模数转换器的时钟要求,本文从系统、电路、版图三个层次对时钟发生器设计方案进行了深入分析和研究。首先分析12bit100MSPS ADC系统的时钟抖动要求,在此基础上提出了本时钟发生器电路的时钟绝对抖动的指标,查阅了时钟发生器电路的相关资料,确定了采用基于锁相环技术的时钟发生器设计方案。接着分析锁相环的工作原理和特点,建立了锁相环的线性模型,并深入分析了电荷泵锁相环的非理想效应,选取了二类三阶电荷泵锁相环作为时钟发生器的主体电路。然后研究了二类三阶电荷泵锁相环单元电路的主要实现形式,结合1.8V0.18μm混合信号CMOS工艺,在满足锁相环输出时钟抖动指标的前提下完成了鉴频鉴相器、电荷泵、压控振荡器、环路滤波器和分频器的电路设计。时钟发生器总体仿真结果显示：当电源电压取1.8V,温度为25℃,TT工艺角下,产生的100MHz时钟绝对抖动均方根值约为3.71ps,锁相环的锁定时间约为15gs,总体功耗为8mW,基本满足设计指标。最后根据版图设计的相关规则,结合锁相环内部电路匹配及抗噪声的要求,完成了整个时钟发生器的版图设计。PLL核心电路版图面积为820μm×330μm。