本文研究了一种快速自适应全数字锁相环路，一方面，该系统采用了基于自适应的比例积分控制策略，环路带宽可以随输入信号频率的大小进行自动调节，因而具有较大的锁相范围；另一方面，环路滤波器参数可以根据鉴相误差的大小进行快捕区、缓冲区和锁定区的切换，即环路带宽可以随鉴相误差的大小进行自动调节，有效的克服了环路捕捉速度和抗噪声性能之间的矛盾。环路参数的实现则采用了数字移位相加的设计方法，较之传统采用除法器的实现方法，大大的简化了电路结构。整个锁相环均由数字模块构成，克服了模拟锁相环所固有的压控振荡器非线性、鉴相不精确、器件易饱和以及高阶不稳定等缺陷，使系统本身又具有参数稳定、可靠性高和易于集成等特点。在深入研究该锁相环理论模型和和实现结构的基础上，最终通过自顶向下的模块化设计技术对整个系统进行了电路设计，在QuartusII软件环境下进行了相关的综合仿真，并比较分析了该设计在不同环路控制参数作用下的各项性能，最后将设计程序下载到Altera公司的EP1C6Q240C8FPGA器件予以硬件实现。系统仿真与实测结果表明：采用自适应控制与动态比例积分控制相结合的复合控制方式，可使环路带宽随输入信号频率和鉴相误差的变化进行实时调节。当系统时钟为60MHz时，环路调节时间约为8个输入信号周期，超调量为4.32%，跟踪锁定范围为40Hz-1MHz，系统各项性能和理论分析非常吻合。