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低密度校验码(LDPC)由于接近香农限的性能和可并行性,已经被广泛应用在诸如通信、广播等领域,并成为4G标准的有力竞争者。作为一类性能优异的LDPC码,AA-LDPC码已经应用于DTMB、WiMAX等标准中。LDPC码在获得性能优势的同时,还存在硬件消耗大,延迟时间长等瓶颈。本文主要针对中国数字地面多媒体广播(DTMB)信道编解码中的AA-LDPC码,研究了其编译码算法及ASIP架构。本文的主要贡献在于：1.提出了一种基于伸缩因子的量化方案。通过对节点信息进行收缩,本方案可以使信息的整数部分表示更多有效信息,同时也降低量化饱和的影响。采用(q,0)对节点进行量化,由于其节点信息更新全部采用整数而不需要复杂的浮点操作,可显著降低硬件复杂性。仿真结果表明,该量化方案应用于归一化最小和时的译码性能与浮点性能相比仅相差0.1 dB。2.提出了两种针对TDMP译码算法的迭代终止算法,(a)部分校验迭代终止算法。每次只采用H矩阵的一部分参与校验计算,降低了对H矩阵存储器的带宽要求,对于0.4、0.6、0.8三种码率的码字可分别减少97%、95%、90%的数据带宽,而计算量也相应减少,仿真表明该算法性能接近于标准迭代终止算法时的译码性能；(b)双阈值迭代终止算法。根据LDPC码的译码特点,把码字分为可译码字和不可译码字,仅需在这两部分分别设置一个迭代终止阈值,该算法能够有效地进行译码。相对于FIXED算法在低信噪区可节约90%的迭代次数,译码性能优于HDA, SCR, CMM等算法,并且硬件消耗较低。3.设计了一种基于专用指令处理器(ASIP)架构的LDPC译码器。译码器中的处理器采用5级流水线架构,与传统实现方法相比,它在ASIC的高性能和GPPs的灵活性中取得了一个很好的折衷。提出了一种针对校验节点存储器的预存取方法,能节省75%的校验节点存储器数据位宽。在时钟频率为80MHz时,吞吐率可达134Mbps。4.设计了一种基于ASIP架构的LDPC编码器。它采用双处理器,提取部分专用指令集,提高了编码器的吞吐率。在时钟频率为80MHz时,其吞吐率可达240Mbps。5.对前述的不同算法和ASIP编译码器进行了系统级仿真,并搭建了基于XilinxXC4VLX160的FPGA测试平台进行验证。结果表明本文提出的算法和ASIP译码器可满足DTMB标准的设计要求。虽然本论文的研究主要针对DTMB中的AA-LDPC码,但论文的研究方法及成果可应用于其它的LDPC码中,相关ASIP架构的研究也是对ASIP设计方法学的有益补充。本论文受上海市科委项目《基于LDPC算法的高性能专用指令集处理器系统架构研究》(编号：08700741200),中国科学院无线传感网与通信重点实验室《无线通信LDPC专用指令集译码器设计研究》开放课题和华东师范大学优秀博士培养基金资助。