维特比译码算法是卷积编码的最大似然译码算法。维特比译码器是维特比译码算法的VLSI实现。在数字通信领域,卷积码编码应用得很广泛,因此如何提高维特比译码器的性能,降低译码器的面积和功耗,是一个很重要的问题。同时,由于不同的标准所使用的卷积码不完全相同,不同的应用对译码器的速度、面积和功耗的要求也不尽相同,因此设计一个具有可重用的维特比译码器也具有很重要的意义。论文首先设计了一个基四流水线结构、状态串行、带删除的64状态(4,1,6)维特比译码器。在设计路径度量存储单元(PMU,Path Metric Unit)时,采用了同址写回(SAWB, Same Address Write Back)技术,减少了一半的寄存器。设计幸存路径存储单元(SMU,Survivor path Memory Unit)时,采用了回溯(Trace Back)的输出方式和分块的内存管理,降低了读取内存的功耗。整体的设计采用数据驱动的方式,减少了电路不必要的操作。在TSMC 0.18(m CMOS 工艺下,电路规模仅1.3万门(不含RAM),最高时钟频率可达100MHz,译码速率可达12.5M bps,相应的功耗为15mW。论文的另一部分工作是在此设计的基础上设计了一个可重用的维特比译码器。该译码器采用处理器单元(PE, Process Element)互连的整体结构,可以很方便地配置处理器单元的个数以提高译码器的处理速度。在路径度量存储单元中同样采用同址写回技术,减少了一半的寄存器。基于上面这些技术,该译码器的一些关键参数,例如卷积码的生成多项式、处理单元的个数和回溯深度等等,可以根据应用的需要进行配置。论文中设计了一个可以根据这些参数自动生成VERILOG代码的工具,使用这个工具生成的VERILOG代码已经在TSMC 0.18(m CMOS工艺下成功地进行了综合仿真。