小数分频锁相环设计及其杂散与噪声的抑制补偿

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集成电路技术迅猛发展,对数字芯片中时钟信号的品质要求越来越高。时钟信号的输出分辨率、相位噪声、变频时间等指标直接决定了整个时钟产生系统的性能好坏。小数分频型锁相环是实现高分辨率、快速变频时钟信号的常用结构,受到自身结构制约,小数分频锁相环不可避免的会引入大量杂散噪声。杂散噪声对输出信号影响极大,成为制约其应用的主要因素。在设计中消除和抑制杂散噪声成为挑战。本文主要关注如何优化锁相环的噪声性能,通过分析各种杂散与噪声的来源,提出对应的消除或者抑制方法。在设计中,尽可能的通过功能部件复用的方式,在不增加功耗情况下,通过使用抑制或者补偿锁相环噪声的技术,提高锁相环输出信号的抖动性能。本文的研究工作主要包括以下几个方面。(1)讨论了小数分频锁相环的基本结构,研究了杂散与噪声种类和来源,解释了杂散与噪声的产生机理。建立并分析小数分频锁相环的噪声模型。根据各种杂散对系统性能影响的特征,提出相对应的改善和抑制方式。分析环路带宽对于PLL整体噪声性能的影响,讨论环路带宽自适应技术的基本原理以及技术优势,设计了一种新型降低滤波电容的带宽自适应环路滤波电路。40nm与65nm两种工艺下的电路级仿真表明该锁相环性能稳定,证明了其性能对于工艺迁移不敏感。(2)设计了一款通用性好、高带宽、高分辨率、低抖动的小数分频锁相环。设计了一种提高线性度的电荷泵电路,通过在ΔΣ调制器最低位施加经过噪声整形的抖动信号,有效降低ΔΣ调制器自身引入的杂散噪声。研究基于DAC的噪声补偿技术,并通过动态元件匹配技术提高了DAC补偿的性能,使锁相环的噪声性能更加优化。设计了新型双级分频器,可以有效降低分频器的功耗,有利于降低锁相环整体功耗。(3)针对电路仿真速度慢的问题,设计基于AMS仿真器的Verilog-Spectre行为-晶体管级仿真模型,加速锁相环电路设计中的仿真验证速度,有效降低锁相环设计周期。在40nm CMOS工艺下实现了该锁相环版图设计,该PLL最小输出分辨率为0.048Hz,在3MHz频率偏差下的相位噪声为-130dBc/Hz,最大VCO输出频率达到3.2GHz,芯片面积为0.07mm2。带寄生参数的锁相环电路仿真性能良好,证明了本设计的通用性与高性能。
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