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集成电路工艺尺寸持续发展，电路中高宽比越来越大，相邻信号线之间的耦合电容对电路产生的串扰影响越来越严重，尤其是串扰引起的时延问题，严重时将导致电路不能工作在正常的时钟周期内。考虑串扰的定时分析在芯片布局布线后根据耦合电容对电路的影响来对电路的时序进行更准确地预估，可有效的指导电路的物理设计和修改。定时分析分为快速的静态定时分析（Static TimingAnalysis, STA）和慢速准确的基于向量的仿真，即动态定时分析。其中，静态定时分析直接通过静态的方法分析电路的拓扑结构，尤其在面对大规模电路的时候非常有效。因此，静态定时分析作为对电路性能分析的一个必要环节，在设计流程中普遍使用。本文在串扰研究的基础上，将考虑串扰的静态定时分析方法集成到华大九天软件有限公司电子设计自动化（Electronic Design Automatic，EDA）工具ICExplorer中，同时实现了基于时间窗口和跳变图两种静态定时分析的商业化。在动态定时分析方面，采用HSPICE仿真电路，对静态定时分析结果进行验证。本文的主要工作包括：1.概述串扰效应的产生及其相关分析方法。包括串扰效应的模型、对电路的影响、串扰时延值的计算以及电路中目标串扰源的选择方法。2.研究了静态定时分析的相关知识。包括传统定时分析方法和考虑串扰的静态定时分析，后者又包括基于时间窗口和跳变图两种方法，并对考虑串扰的静态定时分析过程进行了介绍。3.分析了动态定时分析的相关概念，包括通路的概念和分类，时延故障模型、时延测试通路的选择以及测试生成的方法，EDA工具动态仿真。4.本文最重要的贡献是实现了基于时间窗口和跳变图两种考虑串扰的静态定时分析的EDA应用。详细介绍了所应用的STA工具的介绍，实验平台搭建，系统流程，静态和动态定时分析的具体实现与实验验证。最后针对商业电路的实验结果表明，串扰效应确实影响电路中通路的时延，相比于时间窗口，基于跳变图的方法能够更精确的表示信号线的跳变时间，删除更多的虚假串扰源，对串扰效应的分析也更精确，但增加了一定的时间和空间开销。