超低电压电路设计可以有效降低功耗而被广泛用于物联网应用(Internet of Things,IoT),比如无线传感网络和植入式设备。因此在这些设备中需要超低电压静态随机存取存储器(Static Random Access Memory,SRAM)电路系统,以降低电路功耗。虽然缩小电源电压会降低功耗,但是这会降低SRAM单元读稳定性和写能力,甚至发生读写错误。另一方面,随着电源电压的减小,软错误率将会明显增加。为了增强超低电压SRAM设计的软错误免疫性,通常采用位交错结构,从而可以用传统的编码纠错(Error Correction Code,ECC)技术修正这个错误。然而,当位交错结构被使用时,会带来半选问题,这会降低半选单元的稳定性,限制电源电压的进一步降低。另外在超低电压下,读位线漏电流也成为一个主要问题。它会影响位线的摆幅,甚至会导致读取错误。因此,设计一个可以适应于位交错结构的高稳定性SRAM单元具有重要意义。本文针对超低电压SRAM设计中存在的问题和挑战,提出了相应的解决方案。首先,我们概述了超低电压SRAM设计中的挑战,包括单元稳定性、位线漏电流和软错误问题。其次,根据现有的解决方案,我们提出了一个新的适用于位交错结构的超低电压SRAM单元设计,并详细介绍了所提出单元的结构和工作原理。为了评估提出的SRAM单元的性能,我们通过HSPICE仿真,对提出的单元与已有的单元的噪声容限、写裕度、读写时间以及功耗等重要性能参数进行比较。实验结果表明,提出的SRAM单元具有高的噪声容限和写裕度。在0.5V电压下,其读噪声容限和写裕度分别是传统6T单元的19.8倍和11.84倍。考虑最差工艺角和3?失败率,提出的SRAM电路的最小工作电压为0.435V。另外,它消耗较少的动态和静态功耗,其静态功耗比传统6T单元减少了53.3%。最后,本文用40-nm标准CMOS工艺设计了一个容量为4kb的SRAM电路,并画出相应版图。仿真结果表明,在TT工艺角、25℃和最小工作电压0.435V下,其工作频率为9.3MHz,读写功耗分别为4.08μW和3.85μW,静态功耗为0.705μW,写读一次能耗为0.853pJ。