随着半导体加工工艺进入深亚微米时代,集成电路向着高集成度发展,器件的工艺尺寸变得越来越小,其性能提高的同时也带来了电路的可靠性问题。电路受到失效机理作用时,其性能会受到影响,而在长时间失效机理作用下,电路失效情况会加剧,严重时甚至导致电路功能错误甚至系统失败。在某些可靠性要求较高的领域,如航空航天等,可靠性甚至成为整个系统的主导因素。数字锁相环可以产生高性能的时钟信号,经常被应用到航空航天设备中,所以其可靠性至关重要。论文设计的数字锁相环电路主要包括时间数字转换器、数字滤波器、数控振荡器以及分频器四个模块。时间数字转换器采用延时链型结构、滤波器采用三阶低通FIR滤波器、数控振荡器采用数控交叉耦合型LC振荡器、分频器为可以实现二、四、八分频的电路结构。仿真结果表明所实现的数字锁相环电路的频率范围为15-40MHz,锁定时间约为1.2μs。论文将电路失效机理——热载流子效应、负偏置温度不稳定性和辐射的器件级模型应用到数字锁相环电路的可靠性分析中,并得到针对数字锁相环电路的可靠性预测模型。论文实现的是关于数字锁相环电路延时的预测模型,在不同失效机理作用下,数字锁相环电路的各模块以及整体电路的延时预测值与仿真值结果近似相等,验证了数字锁相环预测模型的正确性;同时,结果表明在单独一种失效机理作用下,数字锁相环电路延时10%的时间为4年多,当两种失效机理作用时,延时10%所用时间减小,当三种失效机理共同作用时,延时10%的时间减小到1年多,说明作用在电路上的失效机理越多,电路的老化越严重、可靠性越差。论文最后对数字锁相环电路进行了可靠性测试,通过搭建硬件实验平台来对电路进行老化实验,将测试信号的结果通过数据传输模块进行输出来分析数字锁相环电路的老化情况,实验表明数字锁相环电路达到锁定时,随着失效机理作用时间的增长,其延时增加,可靠性变差。