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国家重点工程项目北京谱仪(BESⅢ)正处于工程预研制和方案初步设计阶段。作为BESⅢ的实时数据获取(DAQ)系统的重要组成部分，BESⅢ的触发判选系统在预研制过程中使用了较多的先进技术，其方案设计的确定必须进行必要的实验研究和测试。VME总线由于其高可靠性和实时性等特点，广泛用于高能探测器的电子学系统，北京谱仪触发判选系统正是构建在VME总线基础上的。同时，由于现场可编程门阵列FPGA设计的灵活性、可重复使用性等特点节省了许多设计环节，缩短了设计和调试的周期，也广泛应用于谱仪电子学设计。 本文所作的工作即是基于VME总线技术和FPGA设计技术，设计了应用于BESⅢ触发判选系统中主触发系统的VME机箱快控制插件(简称CFCTL插件)。主触发系统中的触发控制逻辑和时钟处理逻辑(TTC)是整个BESⅢ触发判选系统的核心。作为TTC的一部分，CFCTL插件的设计对TTC的设计具有重要作用。 CFCTL插件能将触发判选系统的快控制信号L1，CHK，RESET驱动到VME自定义总线上控制一个VME机箱的数据读取，并汇总一个VME机箱的数据读出状态信号RERR、FULL、EMPT信号等报告给触发判选系统的主触发系统，并扇出时钟给子系统。换言之，CFCTL插件能对L1或RERR计数，并且当计数到预置数时，程控地向VME总线发出中断申请，在适当的时刻中断服务程序通知实时数据获取(DAQ)系统开始读取数据，或通知触发判选系统的主触发逻辑处理RERR、FULL有效的情况；此外，CFCTL插件能对来自主触发系统的时钟信号锁相、并能以90°为单位移相，扇出16路LVDS电平的时钟信号给触发判选系统的子系统。 本论文通过所提出的“可预置计数限的计数逻辑”和“有暂停控制的双向计数逻辑”，解决了VME总线主板所能处理的中断的频率与输入信号脉冲的频率不匹配的难题，消除了某些信号与系统时钟异步造成的准稳态，从而实现了CFCTL插件的设计要求。设计制作的CFCTL插件为4层的PCB电路板，是标准的VME单宽6U插件，其主要逻辑功能由一片型号为XC2S50-PQ208C的FPGA芯片实现。对CFCTL插件上的FPGA芯片的计算机仿真结果和CFCTL插件的PCB电路板的测试结果，表明CFCTL插件的设计符合VME总线的时序标准，达到了BESⅢ触发判选系统对它的设计要求。