随着集成电路工艺的进步及集成度的提高，特别是片上系统SoC的出现，越来越多的IP(Intellectual Property)核被集成到一个芯片上。这使得芯片在整个测试中的目标故障数目大大增加，从而导致测试数据量随之激增。测试数据量的增加使得测试成本显著增加。BIST摆脱了对昂贵的ATE的依赖，仅仅依靠片上的资源完成电路的测试，是解决SoC测试难题的有效方法之一。扫描设计因其良好的可控制性和可观察性，是目前比较流行的DFT方法之一。但是，每个测试向量在移入扫描链的过程中会带来不必要的节点翻转，这带来了芯片测试中的高功耗问题。过高的功耗引起一些问题，如电路损坏，降低系统的稳定性和可靠性，良品率下降等。本论文主要关注集成电路测试中大的测试数据量和高测试功耗。本文研究工作如下：第一，本文介绍了集成电路发展现状和SoC的测试相关基本知识，并且介绍了SoC测试过程中功耗产生的原因、测试功耗的模型，然后简述了降低测试功耗方法的分类，说明控制移位功耗对芯片测试的重要性；第二，阐述了折叠计数器低功耗确定BIST方案，该方案是混合模式的BIST方案。该方案把扫描单元分成相容组并在测试过程中进行分组控制，从而降低移位功耗；第三，提出了并行折叠计数器的BIST方案，使用约束输入精简技术、LFSR和并行折叠计数器。与经典的双种子压缩方案相比，该方案实现了在高的数据压缩率的情况下，显著减少测试应用时间和电路的硬件开销。