从超低功耗微控制器到大数据高性能计算,再到人工智能的异构计算,CPU均扮演着核心角色。不同的应用场景对CPU性能的要求各不相同,目前基于x86处理器架构的指令集复杂,投入成本高以及研发难度大等原因,使得其在嵌入式领域逐渐不在具有优势。而基于ARM指令集架构的处理器,虽然占据嵌入式处理器很大市场份额,但是其并非国产微处理器核心,授权受制于国外公司,在国产替代的战略要求下亟需用国产微处理器进行替代。公开指令集的RISC-V微处理器正是由于其低功耗、低研发难度、自主研发等优势,已逐渐得到嵌入式微处理器开发的认可和重视。本文设计主要通过对RISC-V指令集架构、E203处理器以及HBird-E200-SoC的研究,提出了基于RISC-V架构的五级流水处理器内核设计。在完成处理器内核设计的基础上,以Freedom-E310 SoC为参考,对于UART、SPI、GPIO、和I2C等外设模块充分利用和修改已有的IP,完成基于RISC-V的五级流水线处理器的SoC搭建;最后搭建仿真测试平台,对设计的处理器内核以及外设模块进行仿真测试,并将构建的SoC用FPGA进行了原型验证。首先针对处理器核的流水线设计,采用了经典的5级流水线架构,为了提高流水线的利用率,解决流水线产生的数据冒险问题以及访存操作所产生的暂停而造成性能降低。在“取指”单元设计中,指令寄存器采用了指令耦合寄存器设计,保证了“快速”取指,同时采用分支预测设计,有效避免了条件跳转指令造成的流水线冲刷而带来的性能丢失;“执行”单元针对流水线存在的WAW和RAW两种数据相关性而设计了旁路电路模块;“访存”单元设计增加访存控制信号,判断是否需要暂停,从而提高硬件模块的利用率和吞吐率。仿真测试平台首先对处理器核进行了仿真测试,根据指令集架构中的各指令编写汇编测试程序,对处理器核进行功能测试;然后对SoC中各外设模块进行了仿真,根据不同外设的功能和时序特点编写不同的测试代码,完成对各外设模块的仿真和测试,以确保其功能的完整;最后基于Xilinx ARTY A7 FPGA开发板,将设计的SoC用Vivado工具进行原型验证。