本文研究了电荷泵锁相环电路的模型和电路设计。在模型研究方面，我们讨论了电荷泵锁相环经典的线性模型，离散z域模型，分析了它们对设计的意义，指出了它们可取和不足之处，并由此提出了一个新型的z域模型，给出了详细推导过程，并在频域上予以清晰的物理解释，仿真对比验证了该模型的正确性，同时指出了我们的模型能对实际电路设计提供指导和启发意义。在后续的章节中，我们运用随机理论，将振荡器在热噪声下的相位抖动建模为维纳过程，进而分析了振荡器最一般情况下的相位噪声和时间抖动之间的关系。在此基础上，结合新型z域模型求解了CP-PLL环路中的噪声抖动问题：利用复变函数中的留数定理，解析地给出不同噪声源(VCO，输入信号)情况下，PLL的抖动大小，得到了最优噪声带宽，为电路的环路参数设计提供了理论指导。在电路设计方面，为减小CP-PLL片上积分电容，我们提出了一个新型的电流模滤波器电路，该滤波器不仅大大缩减的芯片面积，并且其电路实现方式简单，与文献中报道的设计不同，它不需要有源运算放大器，悬浮电容(floating capacitor)，同时具有自偏置，低电压等优势。提出了一个改进型低噪声压控振荡器电路，该VCO利用了Negative-skew结构功耗-延时积(Power×Delay)小的特点，仿真的结果表明，该结构的噪声性能可以与文献报道的设计相比拟。将上述新型电流模滤波器和Negative-skew型的VCO相结合，利用滤波器的自偏置特征，我们构建了一个带宽自适应的CP-PLL，该环路具有很强的带宽稳定性。通过电路仿真，我们看到在反馈分频比从10变化到100的过程中，该CP-PLL环路带宽变化仅为30％，而对经典的CP-PLL，这个变化将达到90％。为了进一步提高CP-PLL电路集成度，并为其提供一个高性能的参考时钟信号，我们专门设计了石英晶体振荡器电路。分析了晶振电路中偏置电流和振荡幅度的解析关系，提出了一些简单实用的电路技术和电路仿真技术。最后，我们在芯片上成功实现了以上三个电路，测试结果表明，VCO的工作频率和功耗跟电路仿真符合得很好，并具有很好抖动性能；电荷泵锁相环电路测试结果也基本上达到了目的，其功耗和抖动性能同相关文献相比较来看也具有一定的竞争力。参考时钟电路的测试结果表明，对比于市场上常见的产品，我们的设计具有功耗低，工作频率范围宽和抖动性能好的特点，完全可以为CP-PLL提供一个高性能的参考时钟信号。