随着半导体工艺进入纳米阶段,传统的射频以及模拟电路的设计面临着巨大的挑战,模拟电路数字化已经成为一种趋势。为了利于片内的集成,数字锁相环已经称为一个研究热点,其凭借着面积、功耗以及可靠性等优势而被人们关注并研究。本文以全数字锁相环内部数字模块为研究课题。重点研究了全数字锁相环理论、环路模型、频率捕获电路、校准电路。本文的主要工作可总结为:1.研究全数字锁相环结构与相位计算方法,建立了单模式与多模式的全数字锁相环数学模型。通过对数学模型的研究,分析影响锁定时间的因素。2.基于40nm-CMOS工艺,设计了一款应用于全数字锁相环的频率与相位捕获电路。其中包含可变相位累加器、参考相位累加器、时间数字转换器及其接口电路。本论文设计了一种新型的时间数字转换器及其接口电路,有效的量化出了小数误差并将其转换成为固定位宽的二进制数。后仿结果表明,在0.9V电源电压与100MHz参考频率的情况下,整体电路工作正常,其中,可变相位累加器的最高工作频率为3GHz,通过时钟门控后的时间数字转换器功耗为0.07344mW,为原先的19.97%。3.基于40nm-CMOS工艺,设计了一款应用于全数字锁相环的相位校准电路。其中包含了预置数模块、状态检测与切换模块数字滤波器。本论文通过一种频率预置技术,有效计算出与预期频率相近的振荡器控制字,再由状态检测与切换模块调整电路的工作状态与校准模式。后仿结果表明,在参考时钟为100MHz情况下,使用预置数技术之后,平均锁定时间降低0.67μs。本论文采用40nm-CMOS工艺,采用自顶向下的设计方法完成了整个全数字锁相环数字模块的RTL级设计、仿真以及版图实现。仿真结果表明,当锁相环参考频率为100MHz时,环路锁定时间在1.6μs以内,数字模块功耗为0.25mW。环路的数字模块面积为0.03mm~2。测试结果表明,在100MHz工作频率下,本设计能有效的捕捉频率与相位的变化并正确调整振荡器控制字。