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作为数字集成电路基本时序单元,D触发器(D Flip Flop, DFF)的优劣直接影响整个电路系统的性能。传统DFF在采样精度、工作速度与面积等方面,严重限制阵列式时间数字转换器(Time to Digital, TDC)系统的计数精度与量程,无法满足系统低误码率与宽量程的应用要求。本文对DFF建立保持时间以及传输延迟进行建模分析,给出优化DFF动态特性的理论依据。针对TDC对DFF的不同需求,设计了两类不同结构的DFF电路：一类是用于实现TDC粗计数的功能高速、低功耗、面积紧凑型的主从式触发器；另一类是低建立保持时间的灵敏放大器型触发器。动态主从型DFF包括经典动态主从型结构以及真单项时钟(True Single Phase Clock, TSPC)结构。前者主要通过减少晶体管数目的方式精简面积,后者研究重点在于减小毛刺以及时钟馈通带来的影响。针对半静态主从型DFF进行门电路精简与参数优化。针对DFF自身特点,完成电路设计,并提出两种测试方案。基于TSMC 0.35μm CMOS工艺,本文采用Cadence Spectre工具进行电路前仿、版图、后仿以及流片验证。仿真结果表明,经典动态主从型DFF的建立保持时间为85ps,传输延迟为264ps;灵敏放大器型SAFF的建立保持时间、传输延迟分别为120ps、407ps;半静态主从型DFF的建立保持时间为90ps,降低了近60%,面积为29.8μm×13.6μm降低约18%；相比经典动态主从型电路,TSPC面积为12.775μm×13.6μm,功耗为11.31μA@ 125MHz,分别下降了40%、48%。测试结果显示,TSPC的建立保持时间为162ps,传输延迟约为340ps,；毛刺改进型的TPSC3建立保持时间与传输延迟分别为298ps、395.5pso芯片测试结果良好,与仿真较为一致,满足系统应用要求。