【摘 要】
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前导零计数器速度的快慢直接影响到浮点加法器的性能,针对现有前导零计数器设计普遍存在运算速度慢、占用面积资源大等问题,本文借鉴加法器的树形结构,提出了一种运算速度快
【机 构】
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国防科技大学计算机学院,湖南 长沙 410073
【出 处】
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第十八届全国半导体集成电路、硅材料学术会议
论文部分内容阅读
前导零计数器速度的快慢直接影响到浮点加法器的性能,针对现有前导零计数器设计普遍存在运算速度慢、占用面积资源大等问题,本文借鉴加法器的树形结构,提出了一种运算速度快、面积资源占用少的前导零计数器电路结构.本文通过理论推导,证明了设计原理的正确性,并在40nm工艺环境下,以51位前导零计数器设计为例,完成了电路的设计及优化.实验结果表明,在相同的约束条件下,电路设计相比于RTL 级代码在时序上减少了11％,面积上也减少了10.5％.
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